Digitalni elektronski sistemi

UNI, 4. semester (2-0-2)

Vsebina

Postopek zasnove digitalnih sistemov in tiskanih vezij. Model vezja in realno vezje. Programirljive naprave FPGA in sistemi na integriranem vezju. Načrtovanje vezij v strojno-opisnem jeziku: signali, izrazi, opis zgradbe in obnašanja, sekvenčna vezja in testne strukture. Pravila za avtomatsko sintezo logike. Načrtovanje in optimizacija digitalnih vezij na ravni registrov (RTL). Ocenjevanje digitalnih sistemov z vidika zmogljivosti, velikosti, cene, porabe moči in razvojnega časa. Primer zasnove preprostega digitalnega elektronskega sistema: od algoritma do izvedbe v ciljni tehnologiji. Mikroprocesorji v digitalnih sistemih, zgradba in delovanje procesorja RISC V. Digitalni vmesniki.

PredavanjaProjekt
  1. Uvod (pdf)
  2. Osnove HDL (pdf)
  3. Načrtovanje in simulacija
  4. Načrtovanje in optimizacija
  5. Tiskana vezja
  6. Programirljiva vezja (FPGA, IP)
  7. Mikroprocesorji in zbirnik RISC V

Laboratorijske vaje

Laboratorijske vaje začnemo prvi teden v marcu 2025.
Spletna učilnica za študijsko leto 2024/25: ucilnica-fe.

  1. Kombinacijska vezja

Literatura

  1. A. Trost: Osnove modeliranja digitalnega vezja v strojno-opisnem jeziku, FE, 2020
  2. Harris & Harris: Digital Design and Computer Architecture, Morgan Kaufmann, 2007
  3. A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011
  4. M. M. Mano: "Logic and Computer Design Fundamentals", Prentice Hall, 2007
  5. B.J. LaMeres: Quick Start Guide to VHDL, Springer, 2019
  6. E. Borin, An Introduction to Assembly Programming with RISC-V, Institute of Computing, Brasil, 2021

Gradivo za predavanja

  • Uvod (pdf) in digitalni sistemi (pdf)*
  • Model in realno vezje (pdf)*
  • VHDL signali, izrazi (pdf)
  • VHDL obnašanje vezja (pdf)
  • VHDL komponente (pdf), Grafični Test Bench
  • VHDL povzetek (pdf)
  • Sekvenčna vezja in stroji stanj (pdf)*
  • Programirljiva vezja (pdf)*
  • Načrtovanje na ravni registrov (pdf)*
  • Pravila za sintezo (pdf)
  • Vodila in vmesniki (pdf)*
  • Zaporedni vmesniki (pdf)*
  • Mikrosekvenčnik (pdf)*
  • Digitalni sistemi in procesorji (pdf)*

* gradivo ima na koncu povzetek vprašanj za utrjevanje snovi.

Literatura

  1. A. Trost: "Osnove modeliranja digitalnega vezja v strojno-opisnem jeziku", FE, 2020
  2. B. Mealy, F. Tappero: "Free Range VHDL", freerangefactory.org, 2018
  3. W.J. Dally, R.C. Harting, T.M. Aamodt, "Digital Design Using VHDL", Cambridge University Press, 2016
  4. A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011
  5. M. M. Mano: "Logic and Computer Design Fundamentals", Prentice Hall, 2007

Projekt: elektronske orgle

Laboratorijske vaje

Urnik laboratorijskih vaj: sreda 15h (LEV, M-Ro), četrtek 11h (LEV, Ru-Z), četrtek 16h (LRNV, A-K)

Povezava za prenos datotek: file_sharing

  1. Vhodno-izhodni vmesnik (avdio_vmes.zip)
  2. Kombinacijska vezja
  3. PWM (sistemDES3.qar)
  4. Sekvenčno digitalno sito (TestFIR.vhd)
  5. Oscilator s pulzno-širinskim modulatorjem (sistem.zip)
  6. Generator tonov (generator.zip)
  7. Generator sinusnih tonov (rom.vhd), PS/2 vmesnik (testPS2.vhd), VGA (DE0_VGA.zip)
  8. Generator z ovojnico, Vmesnik z dekodirnikom, Grafika s slikami (grafikaTB.vhd)
  9. Preizkus generatorja, sistemPS.zip, Preizkus grafike

Gradivo za predavanja

  • Pregled FPGA (pdf)
  • Načrtovanje na nivoju RTL (pdf)
  • Pravila za sintezo (pdf)
  • Vodila in vmesniki (pdf)
  • Zaporedni vmesniki (pdf)
  • Mikrosekvenčnik in procesor (pdf)

Projekt: Red Pitaya digitalni osciloskop (pdf)

Vabilo

Vabljeni na predavanje v sredo 26.4. ob 17h-18h v P11, ki ga organiziramo s podjetjem Avnet Silica. Podjetje se ukvarja z distribucijo elektronskih komponent in svetovanjem razvojnim inženirjem. Predstavljene bodo aktualne tehnologije in novosti s področja FPGA, razvojna orodja in znanja, ki se pričakujejo od današnjih razvojnikov.

Laboratorijske vaje

Drugo poročilo iz laboratorijskih vaj pripravite do 12.6. in oddajte v obliki pdf po elektronski pošti. Poročilo naj bo v obliki kratkega opisa komponente IP (IPosc, IPgraf oz. IPvmesnik), ki obsega največ 2 strani. Poleg poročila oddajte tudi arhivsko datoteko (*.zip) z vašo komponento (samo arhiv komponente, ne celega projekta!). Opis komponente IP naj vsebuje:

  1. Shema vezja (Navodila za Eagle)
  2. Vhodno-izhodni vmesnik
  3. Kombinacijska vezja (Navodila za Vivado)
  4. Sekvenčno digitalno sito (TestFIR.vhd)
VmesnikGrafikaLogika
  1. Testni projekt (ProjDES17.zip)

Gradivo za predavanja

  • Pregled FPGA (pdf)
  • Načrtovanje (pdf) in pravila (pdf)
  • Vodila in vmesniki (pdf)
  • Zaporedni vmesniki (pdf)
  • Mikrosekvenčnik in procesor (pdf)

Projekt: Red Pitaya logični analizator (pdf)

Poročilo

Laboratorijske vaje

Laboratorijske vaje se začnejo 8.3., o razdelitvi v skupine se bomo dogovorili na predavanjih.
Predlog: A-Ka četrtek 16h, Kl-Pa četrtek 18h, Pe-Ž torek 16h.

(c) LNIV 2022