• 2020

Vsebina

Predstavitev tehnoloških izvedb sistema v integriranem vezju in osnovnih gradnikov. Potek načrtovanja sistema za izvedbo v integriranem vezju: opis delovanja na nivoju RTL, delitev na krmilno logiko in logiko za obdelavo podatkov, izvedba in integracija obeh delov. Modeliranje vezij v strojno-opisnem jeziku VHDL. Predstavitev zgradbe programirljivih vezij in pregled aktualnih družin vezij FPGA. Predstavitev vgrajenih IP (Intellectual Property) jeder: procesorji, pomnilniki, komunikacijske enote. Uporaba mehkih procesorskih jeder v programirljivih vezjih. Pomnilniške strukture: princip delovanja in izvedba. Komunikacija med gradniki v sistemu: I2C, CAN, LIN, USB, PCI. Višjenivojsko modeliranje sistemov, hkratno načrtovanje strojne in programske opreme. Primeri načrtovanja vezij in sistemov: izvedba algoritma za šifriranje podatkov. Predstavitev različnih metrik pri načrtovanju digitalnih elektronskih vezij in načini optimizacije sistema.

Izpitni roki

po dogovoru z Andrejem Trostom

Literatura o visokonivojski sintezi

• R. Kastner, J. Matai, S. Neuendorrfer, Parallel Programming for FPGAs,The HLS Book, 2018
• HLS Survey, IEEE Trans on CAD, 2016
• SoC Design Using HLS, Circuits and Systems, 2012
• TimSort and MergeSort algorithms using HLS, Int Conf on High Performance Computing & Simulation, 2017
• HLS of Sobel filter, ReConFig, 2013
• HLS for Structural Design: NoC, Carnegie Mellon Tech Report, 2017

Gradiva

• Sistemi v integriranem vezju (Uvod.pdf)
• Vmesniki, USB (Vmesniki.pdf, USB.pdf)
• Načrtovanje vezij (Potek.pdf)
• Visokonivojska sinteza (HLS.pdf)

Laboratorijske vaje

1. Visokonivojska sinteza komponente sistema (pdf, ndes-krog.zip)
2. Matrična transformacija (pdf, transform.zip, mm-final.cpp)
3. Digitalno sito (pdf, fir.zip fir2.cpp)
4. Vaja 3, 2015: Šifriranje podatkov (pdf, meritev.sdk.zip helloworld.c, encrypt.cpp)