• Domov | 2024 | 2022 | 2020 | 2019 | 2017

Vsebina

Predmet podaja temeljna znanja s področja digitalnih integriranih vezij in sistemov. Pridobljena znanja so temelj za snovanje digitalnih integriranih vezij od najnižjega tranzistoskega nivoja do sistemskega opisa v jezikih za opis delovanje vezij. Tehnološke izvedbe kompleksnih digitalnih integriranih vezij in sistemov: standardne celice, polja vrat, vezja FPGA. CMOS inverter: zasnova, izvedba, prenosna karakteristika, šumne meje, zakasnitve, poraba moči. Zasnova kombinacijskih vezij CMOS v različnih tehnologijah. Zasnova sekvenčnih vezij CMOS v različnih tehnologijah. Zasnova osnovnih aritmetično logičnih gradnikov: seštevalniki, množilniki, pomikalni registri. Zasnova in izvedba pomnilniških vezij SRAM, DRAM, DDRAM, SDRAM in drugih. Zasnova in izvedba mikroprocesorskega sistema v tehnologiji ASIC.

Gradivo

• Učno gradivo: Xilinx, lniv/xilinx/ in Red Pitaya, lniv/redpitaya/
• AMD Vivado.html, Zynq-7000.html
• R. Kastner, J. Matai, S. Neuendorrfer, Parallel Programming for FPGAs, 2018
• AMD, Vitis High-Level Synthesis User Guide, UG1399, (v2025.1)

Vaje 2026/27

1. SystemVerilog
2. povprečevalno sito (tb_avgN.sv)

Digital integrated circuits and systems

• Erasmus 2026

Lab documents and files

• Software package Vitis 2025 Download
• Vivado 2025: New project and synthesis (mp4)
• SystemVerilog Tutorial, simulator

1. Digital circuit design (pdf)

Old files

• Averaging filter (pdf, tb_avg_filter.sv)
• Filter design exploration (pdf)
• High-Level Synthesis (pdf)
• Digital filter with HLS (pdf, test_filt.cpp)
• FIR filter with HLS (pdf, test_FIR.cpp, test_filt2.cpp)
• HLS IP and Vivado (pdf, test_filt.sv)
• FIR filter on Red Pitaya (pdf, RP25a.7z)