Digitalna integrirana vezja in sistemi

MAG, 3. semester (3-0-2)

DIVS 2019

Gradivo

  1. Programirljiva vezja in razvojna orodja Xilinx, http://lniv.fe.uni-lj.si/xilinx/
  2. Zynq, http://www.xilinx.com/products/silicon-devices/soc/zynq-7000.html
  3. Vivado, http://www.xilinx.com/products/design-tools/vivado.html
  4. Zedboard, http://zedboard.org/product/zedboard
  5. Red Pitaya, http://redpitaya.com/
  6. Sinusni generator: Verilog, VHDL Sinus wave generator
Prosojnice za predavanjaGradivo za vaje
  • Chapter 1: Introduction (ppt)
  • Chapter 2: The Manufacturing Process (ppt)
  • Chapter 3: The Devices (ppt)
  • Chapter 4: The Wire (ppt)
  • Chapter 5: The CMOS inverter (ppt)
  • Chapter 6: Designing Combinational Logic Gates in CMOS (ppt)
  • Chapter 7: Sequential Circuits (ppt)
  • Chapter 8: Designing Complex Digital Integrated Circuits (ppt)
  • Chapter 9: Coping with Interconnect (ppt)
  • Chapter 10: Timing Issues in Digital Circuits (ppt)
  • Chapter 11: Designing Arithmetic Building (ppt)
  • Chapter 12: Designing Memory and Array Structures (ppt)

Laboratorijske vaje

Vaje bodo potekale v treh sklopih (14 dnevni termini), ostali termini so na voljo za izdelavo projekta.

Po 6. vaji bo potrebno narediti poročilo (miniprojekt), ki naj vsebuje:

Poročilo oddajte po elektronski pošti skupaj z izvorno kodo programa v jeziku C in *.zip datoteko z opisom komponente IP v roku enega tedna po opravljeni vaji.

Za zaključek laboratorijskih vaj je potrebno narediti projekt v katerem uporabite vsaj eno lastno komponento, ki je vključena v sistem na čipu (ZedBoard ali RedPitaya). Napišite tudi programsko opremo za demonstracijo delovanja sistema. V poročilu opišite:

Zasnova mikroelektronskih vezij

(c) LNIV 2022