Digitalna integrirana vezja in sistemi
MAG, 3. semester (3-0-2)
DIVS 2019
Gradivo
- Programirljiva vezja in razvojna orodja Xilinx, http://lniv.fe.uni-lj.si/xilinx/
- Zynq, http://www.xilinx.com/products/silicon-devices/soc/zynq-7000.html
- Vivado, http://www.xilinx.com/products/design-tools/vivado.html
- Zedboard, http://zedboard.org/product/zedboard
- Red Pitaya, http://redpitaya.com/
- Sinusni generator: Verilog, VHDL Sinus wave generator
| Prosojnice za predavanja | Gradivo za vaje |
|---|---|
|
|
Laboratorijske vaje
Vaje bodo potekale v treh sklopih (14 dnevni termini), ostali termini so na voljo za izdelavo projekta.
Po 6. vaji bo potrebno narediti poročilo (miniprojekt), ki naj vsebuje:
- kratek opis komponente axi_krog in razlago registrov s katerimi krmilimo delovanje,
- opis zasedenosti vezja po sintezi komponente (FF, LUT) in
- kratko razlago programa v jeziku C s katerim ste preverili delovanje na razvojnem sistemu.
Poročilo oddajte po elektronski pošti skupaj z izvorno kodo programa v jeziku C in *.zip datoteko z opisom komponente IP v roku enega tedna po opravljeni vaji.
Za zaključek laboratorijskih vaj je potrebno narediti projekt v katerem uporabite vsaj eno lastno komponento, ki je vključena v sistem na čipu (ZedBoard ali RedPitaya). Napišite tudi programsko opremo za demonstracijo delovanja sistema. V poročilu opišite:
- cilje projektne naloge in blokovno zgradbo sistema,
- podrobneje delovanje komponente, če je mogoče s simulacijo in testno strukturo,
- povezavo komponente s procesorskim delom (katere registre nastavlja CPU) in
- aplikacijo ter rezultate testiranja na razvojni plošči
Zasnova mikroelektronskih vezij
(c) LNIV 2022