Fakulteta za elektrotehniko - Tržaška 25 - 1000 Ljubljana - Slovenija

Laboratorij za načrtovanje integriranih vezij

Tel: +386 1 4768 351

Predmeti

1. stopnja

2. stopnja

3. stopnja

Dodiplomski (stari)

Podiplomski (stari)

Izpiti in diplome

Integrirana vezja VSP

5. semester (4-1-3)

CMOS inverter | VHDL osnove | Programska oprema

Vsebina

Uvod v integrirana vezja, evolocija kompleksnosti, zmogljivosti in porabe moči. Inverter: definicije in lastnosti, statični CMOS inverter, bipolarni ECL inverter. Načrtovanje kombinacijskih vezij v CMOS tehnologiji: statična CMOS vezja, dinamična CMOS vezja, poraba moči. Načrtovanje sekvencnih vezij: statična sekvenčna vezja, dinamična sekvenčna vezja. Načrtovanje aritmetično logičnih blokov: seštevalniki, množilniki, pomikalniki, Načrtovanje pomnilniških struktur: polprevodniški pomnilniki, pomnilniška jedra, bralni promnilniki, bralno pisalni pomnilniki, pomnilna periferna logika, primeri načrtovanja pomnilniških vezij. Metodologija načrtovanja vezij: analiza, simulacija in sinteza vezij v jeziku VHDL, strojna verifikacija, možnosti implementacije vezij, prototipna izdelava z FPGA vezji, preizkušanje izdelanih vezij, načrtovanje vezij z upoštevanjem testiranja, generacija testnih vzorcev. Test Pattern Generation.

Literatura

  1. J.Rabaey, A. Chandrakasan, B. Nikolic: "Digital Integrated Circuits: A Design Perspective", Prentice Hall, 2003
  2. A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011
Prosojnice za predavanjaGradivo za vaje
  • Chapter 1: Introduction (ppt)
  • Chapter 2: The Manufacturing Process (ppt)
  • Chapter 3: The Devices (ppt)
  • Chapter 4: The Wire (ppt)
  • Chapter 5: The CMOS inverter (ppt)
  • Chapter 6: Designing Combinational Logic Gates in CMOS (ppt)
  • Chapter 7: Sequential Circuits (ppt)
  • Chapter 8: Designing Complex Digital Integrated Circuits (ppt)
  • Chapter 9: Coping with Interconnect (ppt)
  • Chapter 10: Timing Issues in Digital Circuits (ppt)
  • Chapter 11: Designing Arithmetic Building (ppt)
  • Chapter 12: Designing Memory and Array Structures (ppt)
  • Uvod v laboratorijske vaje (pdf)
  • 1. vaja: vmesnik, arhitektura in signali (pdf)
  • 2. vaja: enostavni algoritmi v komb. vezjih (pdf)
  • 3. vaja: aritmetične in logične operacije (pdf)
  • 4. vaja: sekvenčni gradniki (pdf)
  • 5. vaja: mini projekt (pdf)
    Rok za oddajo poročila: 10.12.2010
  • 6. vaja: sekvenčni avtomat (pdf)
  • 7. vaja: strukturno načrtovanje (pdf)
  • 8. vaja: testne strukture (pdf)

Dodatno gradivo

Zasnova mikroelektronskih vezij

(c) LNIV 2009