• Domov
• Za študente
• Osebje
• Projekti
• Reference
• Seminarji

Vsebina

Namen predmeta je slusatelje seznaniti s problematiko testiranja elektronskih vezij. V uvodu bo najprej podana osnova terminologija, ki se uporablja pri testiranju vezij. Sledi modeliranje napak ter opis postopkov za odkrivanje napacnega delovanja vezja. Osredotocili se bomo na simulacijo napak in na generacijo testnih vzorcev.

V drugem delu predavanj bomo predstavili funkcijsko testiranje kompleksnejsih sistemov in pokazali postopke pri testiranju mikroprocesorkih vezij. Pokazali bomo tudi metode nacrtovanja vezij za kasnejse testiranje (JTAG, obrobno testiranje) vezja ter nacine za vgrajeno somestiranje vezja. Snov bomo zaokrozili s postopki diagnoze na nivoji vezja in na sistemskem nivoju.

V okviru prakticnega v laboratoriju bodo slusatelji eksperimentalno preverili znanje pridobljeno v toku predavanj na primeru dejansko nacrtanega vezja. Vezje bodo najprej opisali na funkcijsjem nivoju (C,C++,Java) ter v postopku simulacije preverili pravilnost delovanja. Sledi opis v jeziku za opis vezja (Verilog, VHDL) ter postopki logicne sinteze, tehnoloske preslikave, izdelave vezja ter samega testiranja izdelanega vezja.

Literatura

1. A. Zemva: Merilna tehnika (Testiranje elektronskih vezij), Zapiski predavanj (zip datoteka)
2. M. Abramovici, M.A. Breuer, A.D. Friedman Digital Systems Testing and Testable Design, IEEE Press, 2000.

Prosojnice za predavanja

• Nacrtovanje VLSI vezij (v pdf formatu)

Laboratorijske vaje

• Digitalna obdelava slik: konvolucija
   
• Priprave - Uvod v načrtovanje vezij (uvod.pps)
• Programiranje vgrajenih sistemov (programiranje.pps)
• Predstavitev jezika VHDL (vhdluvod.pps)