Fakulteta za elektrotehniko -
Tržaška 25 - 1000 Ljubljana - Slovenija
Laboratorij za načrtovanje integriranih vezij
Tel: +386 1 4768 351
Predmeti
1. stopnja
2. stopnja
- Preizkušanje elektronskih vezij
- Digitalna integrirana vezja in sistemi
3. stopnja
Dodiplomski (stari)
Podiplomski (stari)
Projekti in diplome
Digitalna integrirana vezja in sistemi
2. stopnja, 3. semester (3-0-2)
VHDL/Verilog | Vivado | DIV 2019 | DIV 2017 | DIV 2016 | DIV 2015 | DIV 2014 | DIV 2013
Vsebina
Predmet podaja temeljna znanja s področja digitalnih integriranih vezij in sistemov. Pridobljena znanja so temelj za snovanje digitalnih integriranih vezij od najnižjega tranzistoskega nivoja do sistemskega opisa v jezikih za opis delovanje vezij. Tehnološke izvedbe kompleksnih digitalnih integriranih vezij in sistemov: standardne celice, polja vrat, vezja FPGA. CMOS inverter: zasnova, izvedba, prenosna karakteristika, šumne meje, zakasnitve, poraba moči. Zasnova kombinacijskih vezij CMOS v različnih tehnologijah. Zasnova sekvenčnih vezij CMOS v različnih tehnologijah. Zasnova osnovnih aritmetično logičnih gradnikov: seštevalniki, množilniki, pomikalni registri. Zasnova in izvedba pomnilniških vezij SRAM, DRAM, DDRAM, SDRAM in drugih. Zasnova in izvedba mikroprocesorskega sistema v tehnologiji ASIC.
Literatura
- J.Rabaey, A. Chandrakasan, B. Nikolic: "Digital Integrated Circuits: A Design Perspective", Prentice Hall, 2003
- A. Trost: Programirljiva vezja in razvojna orodja Xilinx, spletna stran: http://lniv.fe.uni-lj.si/xilinx/
- A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011
Spletno gradivo
- Programirljiva vezja in razvojna orodja Xilinx, http://lniv.fe.uni-lj.si/xilinx/
- Zynq, http://www.xilinx.com/products/silicon-devices/soc/zynq-7000.html
- Vivado, http://www.xilinx.com/products/design-tools/vivado.html
- Zedboard, http://zedboard.org/product/zedboard
- Red Pitaya, http://redpitaya.com/
- Sinusni generator: Verilog, VHDL Sinus wave generator
| Prosojnice za predavanja | Gradivo za vaje |
|---|---|
|
Laboratorijske vaje
Za zaključek laboratorijskih vaj je potrebno narediti projekt v katerem uporabite vsaj eno lastno komponento, ki je vključena v sistem na čipu in povezana s procesorjem. Napišite tudi program (C, Python..) za krmiljenjenje sistema na razvojni plošči in preizkusite delovanje na oddaljenem računalniku. Oddajte v spletno učilnico datoteke z opisom vezja (*.vhd ali *.v), program in poročilo. Primere starih študentskih projektov najdete na: LNIV Xilinx.
V poročilu opišite sistem in ocenite izdelano komponento s stališča:
- splošnosti (kaj se da nastavljati) ?
- optimizacije strojne opreme (poraba, primerjava) ?
- verifikacije (simulacija, test na plošči) ?
- dokumentacije (komentarji kode, poročilo) ?
Konzultacije o projektu in zagovor projekta med zimskim izpitnim obdobjem ob torkih in četrtkih na Zoom (po dogovoru na elektronsko pošto Andrej.Trost@fe...).