Fakulteta za elektrotehniko - Tržaška 25 - 1000 Ljubljana - Slovenija

Laboratorij za načrtovanje integriranih vezij

Tel: +386 1 4768 351

Predmeti

1. stopnja

2. stopnja

3. stopnja

Dodiplomski (stari)

Podiplomski (stari)

Projekti in diplome

Preizkušanje elektronskih vezij

2. stopnja, 2. semester (3-0-2)

Verilog

Vsebina

Modul D: Preizkušanje elektronskih vezij

Skoraj ne mine teden, da ne bi proizvajalci najrazličnejših produktov z oglasi pozivali kupce, da vrnejo izdelke v popravilo ali zamenjavo. So vzroki za to v nepreverjeni zasnovi, površni izdelavi ali v vse hujši konkurenci, ki sili proizvajalce k čim hitrejšem nastopu na tržišču z novimi produkti? V sklopu predmeta Preizkušanje elektronskih vezij se bodo študenti seznanili z najpogostejšimi napakami, ki se pojavljajo v današnjih elektronskih vezjih, ter s postopki za njihovo čim hitrejše odkrivanje in odpravljanje, saj je vsako kasnejše odpravljanje napak izredno zamudno, drago in negativno vpliva na ugled podjetja. Z namenom učinkovitejšega in hitrejšega preizkušanja delovanja izdelkov, ki prihajajo iz proizvodnih obratov in trakov, se bodo študentje seznanili z metodami za avtomatsko preizkušanje elektronskih vezij in najpomembnejšimi postopki za snovanje vezij z upoštevanjem preizkušanja.

V sklopu prvega predmeta Preizkušanje elektronskih vezij se bomo seznanili z najpogostejšimi napakami, ki se pojavljajo v današnjih elektronskih vezjih, ter s postopki za njihovo čim hitrejše odkrivanje in odpravljanje, saj je vsako kasnejše odpravljanje napak izredno zamudno, drago in negativno vpliva na ugled podjetja. Z namenom učinkovitejšega in hitrejšega preizkušanja delovanja elektronskih vezij in sistemov bomo spoznali metode za avtomatsko preizkušanje vezij in najpomembnejše postopke za snovanje vezij z upoštevanjem preizkušanja.

Literatura

  1. L. Wang, C. Wu, X. Wen: "VLSI Test Principles and Applications", Elsevier, 2012.
  2. L. Lavagno, I. Markov, G. Martin, L. Scheffer: "Electronic Design Automation for IC System Design, Verification and Testing", CRC Press, 2016.
  3. L. Wang, C. Wu, X. Wen: "System on Chip Test Architectures", Elsevier, 2012.
Prosojnice za predavanjaGradivo za vaje
  • Uvod v Verilog in ModelSim
  • 1. Verilog - logični operatorji in struktura (pdf)
  • 2. Verilog - kombinacijski gradniki (pdf)
  • 3. Odkrivanje napak s testnimi vektorji (pdf)
  • 4. Računska enota z registrom (pdf)
  • 5. Linija za robno testiranje (pdf, bscan.mp4)
  • 6. Testna linija s krmilnikom (pdf)
  • 7. Generična testna linija (pdf)
  • 8. Preizkušanje vezja z robno testno linijo (pdf)
  • 9. JTAG (pdf)
  • 10. JTAG v vezju FPGA (pdf)
  • (c) LNIV 2018