Uvod

Tradicionalni pristop k načrtovanju digitalnih vezij poteka z risanjem sheme vezja. Shematsko načrtovanje uporabljamo na različnih nivojih opisa vezja: na nivoju tranzistorjev, logičnih vrat, kompleksnih elementov in celotnega sistema. Shema vezja zelo pregledno prikazuje relacije med posameznimi gradniki vezja. Shematsko načrtovanje pa postane neprimerno pri zelo kompleksnih digitalnih vezjih, ki so sestavljena iz velikega števila elementov. V tem primeru je bolj primerna uporaba visokonivojskih jezikov, kot je VHDL, s katerimi opišemo delovanje vezja.

Kratica VHDL pomeni VHSIC Hardware Description Language (VHSIC = Very High Speed Integrated Circuit), torej jezik za opis zelo hitrih integriranih vezij. VHDL je le eden izmed jezikov, ki se uporabljajo za opis digitalnih vezij. Med bolj znanimi jeziki sta še Abel in Verilog. Jezik VHDL je postal IEEE standard in je zato zelo popularen v programskih paketih za načrtovanje digitalnih vezij.

Napotki za bralce

Gradivo na naslednjih straneh predstavlja najbolj osnovne koncepte jezika VHDL. Sintaksa jezika je opisana na primerih tipičnih digitalnih vezij, od preprostih vezij (izbiralniki, primerjalniki, flip-flopi) do kompleksnejših vezij kot so sekvenčni avtomati in osnov strukturnega načrtovanja. Primeri vezij so povzeti iz učbenika za laboratorijske vaje pri predmetih Integrirana vezja, Digitalni elektronski sistemi in izbirnem modulu B: IV / NDES.

Ob nekaterih primerih so ikone, ki ob kliku ponudijo okno z dodatno razlago sintakse, posebnosti simulacije in pravil kodiranja v jeziku VHDL za sintezo vezja :

Več informacij in razlage najdete v učbeniku:

Laboratorij za načrtovanje integriranih vezij Model vezja