# Načrtovanje z FPGA in SoC [Laboratorij za načrtovanje integriranih vezij](../index.html) ## VHDL [Model vezja](vhdl_model.html) | [Osnovni stavki](vhdl_pretok.html) | [Opis obnašanja](vhdl_obn.html) | [Strukturni opis](vhdl_str.html) | [Načrtovanje vmesnika](vhdl_vmesnik.html) | [Vprašanja](vhdl_faq.html) **VHDL** (*Very high speed integrated circuit Hardware Description Language*) je visokonivojski jezik za opis digitalnih vezij. To je eden izmed dveh standardnih jezikov (drugi je **Verilog**) za razvoj vezij na nivoju registrov. Gradivo na naslednjih straneh predstavlja najbolj osnovne koncepte jezika VHDL. Sintaksa jezika je opisana na primerih tipičnih digitalnih vezij, od preprostih vezij (izbiralniki, primerjalniki, flip-flopi) do kompleksnejših vezij kot so sekvenčni avtomati in osnov strukturnega načrtovanja. Primeri vezij so povzeti iz učbenika: > A. Trost, Načrtovanje digitalnih vezij v jeziku VHDL, založba FE/FRI, 2011 ## Verilog ## Vivado [Vivado](vivado.htm) | [Blokovni diagram](vivado-blok.htm) | [Enostaven IP](vivado-ip.htm) | [AXI IP](page1.html) Vivado je razvojno orodje za vezja FPGA in sisteme na čipu SoC proizvajalca Xilinx. Povezave predstavljajo osnovna navodila za delo v Vivadu in pripadajočem SDK.