• 2023 | 2021 | 2017 | 2016 | 2015

Vsebina

Postopek zasnove digitalnih sistemov in tiskanih vezij. Model vezja in realno vezje. Programirljive naprave FPGA in sistemi na integriranem vezju. Načrtovanje vezij v strojno-opisnem jeziku: signali, izrazi, opis zgradbe in obnašanja, sekvenčna vezja in testne strukture. Pravila za avtomatsko sintezo logike. Načrtovanje in optimizacija digitalnih vezij na ravni registrov (RTL). Ocenjevanje digitalnih sistemov z vidika zmogljivosti, velikosti, cene, porabe moči in razvojnega časa. Primer zasnove preprostega digitalnega elektronskega sistema: od algoritma do izvedbe v ciljni tehnologiji. Mikroprocesorji v digitalnih sistemih, zgradba in delovanje procesorja RISC V. Digitalni vmesniki.

Gradivo za predavanja 2023/24 je v spletni učilnici e.fe.

Literatura

1. A. Trost: Osnove modeliranja digitalnega vezja v strojno-opisnem jeziku, FE, 2020
2. Harris & Harris: Digital Design and Computer Architecture, Morgan Kaufmann, 2007
3. A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011
4. M. M. Mano: "Logic and Computer Design Fundamentals", Prentice Hall, 2007
5. B.J. LaMeres: Quick Start Guide to VHDL, Springer, 2019

Projekt

• Kratka navodila za delo s programsko opremo Altera Quartus

Laboratorijske vaje

Laboratorijske vaje začnemo 26.2.2024. Razdelitev v skupine: dogovor na predavanjih

• DES 2021

Predavanja

Digitalni sistemi in model vezja Strojno-opisni jezik (DES21_SHDL.pdf) HDL vmesnik, stavki HDL komponente Programirljiva vezja Načrtovanje RTL

Tiskana vezja HDL sinteza in pravila Vodila in vmesniki Mikrosekvenčnik Mikroprocesorji Procesorski sistemi

Laboratorijske vaje

1. Kombinacijska vezja
2. Števec in pulzni modulator
3. Oscilator s PWM
4. Digitalno sito
5. Generator sinusnega signala
6. Matrični prikazovalnik
7. Tiskano vezje
8. Nastavljanje amplitude
9. Elektronske orgle
10. Projektna naloga

• DES 2017

Gradivo za predavanja

Uvod (pdf) in digitalni sistemi (pdf)* Model in realno vezje (pdf)* VHDL signali, izrazi (pdf) VHDL obnašanje vezja (pdf) VHDL komponente (pdf), Grafični Test Bench VHDL povzetek (pdf) Sekvenčna vezja in stroji stanj (pdf)*

Programirljiva vezja (pdf)* Načrtovanje na ravni registrov (pdf)* Pravila za sintezo (pdf) Vodila in vmesniki (pdf)* Zaporedni vmesniki (pdf)* Mikrosekvenčnik (pdf)* Digitalni sistemi in procesorji (pdf)*

* gradivo ima na koncu povzetek vprašanj za utrjevanje snovi.

Literatura A. Trost: "Osnove modeliranja digitalnega vezja v strojno-opisnem jeziku", FE, 2020 B. Mealy, F. Tappero: "Free Range VHDL", freerangefactory.org, 2018 W.J. Dally, R.C. Harting, T.M. Aamodt, "Digital Design Using VHDL", Cambridge University Press, 2016 A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, 2011 M. M. Mano: "Logic and Computer Design Fundamentals", Prentice Hall, 2007 Projekt: elektronske orgle Kratka navodila za delo s programsko opremo Altera Quartus Sparkfun Tutorial: Eagle Schematic, Board Layout

Laboratorijske vaje

Urnik laboratorijskih vaj: sreda 15h (LEV, M-Ro), četrtek 11h (LEV, Ru-Z), četrtek 16h (LRNV, A-K)

Povezava za prenos datotek: file_sharing

1. Vhodno-izhodni vmesnik (avdio_vmes.zip)
2. Kombinacijska vezja
3. PWM (sistemDES3.qar)
4. Sekvenčno digitalno sito (TestFIR.vhd)
5. Oscilator s pulzno-širinskim modulatorjem (sistem.zip)
6. Generator tonov (generator.zip)
7. Generator sinusnih tonov (rom.vhd), PS/2 vmesnik (testPS2.vhd), VGA (DE0_VGA.zip)
8. Generator z ovojnico, Vmesnik z dekodirnikom, Grafika s slikami (grafikaTB.vhd)
9. Preizkus generatorja, sistemPS.zip, Preizkus grafike

• DES 2016

Gradivo za predavanja

Uvod (pdf) in digitalni sistemi (pdf) model in realno vezje (pdf) VHDL signali, izrazi (pdf) VHDL obnašanje vezja (pdf) VHDL komponente (pdf), Grafični Test Bench VHDL povzetek (pdf) in sekvenčna vezja (pdf)

Pregled FPGA (pdf) Načrtovanje na nivoju RTL (pdf) Pravila za sintezo (pdf) Vodila in vmesniki (pdf) Zaporedni vmesniki (pdf) Mikrosekvenčnik in procesor (pdf)

Projekt: Red Pitaya digitalni osciloskop (pdf) Red Pitaya (STEMlab, dokumentacija) VGA grafika (pdf) Tiskano vezje (pdf) Sparkfun Tutorial: Eagle Schematic, Board Layout Vabilo Vabljeni na predavanje v sredo 26.4. ob 17h-18h v P11, ki ga organiziramo s podjetjem Avnet Silica. Podjetje se ukvarja z distribucijo elektronskih komponent in svetovanjem razvojnim inženirjem. Predstavljene bodo aktualne tehnologije in novosti s področja FPGA, razvojna orodja in znanja, ki se pričakujejo od današnjih razvojnikov.

Laboratorijske vaje

Drugo poročilo iz laboratorijskih vaj pripravite do 12.6. in oddajte v obliki pdf po elektronski pošti. Poročilo naj bo v obliki kratkega opisa komponente IP (IPosc, IPgraf oz. IPvmesnik), ki obsega največ 2 strani. Poleg poročila oddajte tudi arhivsko datoteko (*.zip) z vašo komponento (samo arhiv komponente, ne celega projekta!). Opis komponente IP naj vsebuje:

• predstavitev komponente, na kratko opišite kaj dela,
• blokovna z zunanjimi signali in tabela z opisom vsakega signala: ime, smer, podatkovni tip in kratka razlaga,
• opis glavnih sestavnih delov (vključene komponente, procesi),
• kratka predstavitev delovanja in
• povzetek rezultatov sinteze v izbrano vezje FPGA

1. Shema vezja (Navodila za Eagle)
2. Vhodno-izhodni vmesnik
3. Kombinacijska vezja (Navodila za Vivado)
4. Sekvenčno digitalno sito (TestFIR.vhd)

Vmesnik	Grafika	Logika
Shema vmesnika (ledmatrix.lbr) TIV vmesnika Krmilni avtomat Spajkanje IP vmesnik pdf (TB_IPvm.vhd)	VGA (VGAtest.vhd, vga.xdc) Sličica (slika.vhd) Grafikon (graf2.vhd, TB_VGAtest2.vhd) Besedilo (crom.vhd) IP grafika pdf (IPgrafZB.vhd, IPgrafZB.xdc, TB_IPgraf.vhd)	Decimacija podatkov Izbiralnik vzorčenja (TestMux.vhd) Krmilni avtomat Skaliranje (TestSkala.vhd) IP logika pdf (TB_IPosc.vhd)

5. Testni projekt (ProjDES17.zip)

• DES 2015

Gradivo za predavanja

uvod (pdf) model in realno vezje (pdf) VHDL signali, izrazi (pdf) VHDL obnašanje vezja (pdf) VHDL komponente (pdf), Grafični Test Bench Sekvenčna vezja (pdf)

Pregled FPGA (pdf) Načrtovanje (pdf) in pravila (pdf) Vodila in vmesniki (pdf) Zaporedni vmesniki (pdf) Mikrosekvenčnik in procesor (pdf)

Projekt: Red Pitaya logični analizator (pdf)

Red Pitaya (splet, User Manual) VGA grafika (pdf) Tiskano vezje (pdf, design-perfect-pcb) Poročilo Navodila za pripravo poročila (pdf) do 10.6.2016 Primer poročila: DES15-arhitektura.pdf in DES15-grafika.pdf.

Laboratorijske vaje

Laboratorijske vaje se začnejo 8.3., o razdelitvi v skupine se bomo dogovorili na predavanjih.
Predlog: A-Ka četrtek 16h, Kl-Pa četrtek 18h, Pe-Ž torek 16h.

• Shema vezja (Navodila za Eagle)
• Tiskano vezje
• Kombinacijska vezja (Navodila za Vivado)
• Sekvenčno vezje in arhitektura 1 (pdf, xc9572xl-tq100.lbr)
• serijski vmesnik (TestSpr.vhd), VGA (VGAtest.vhd, vga.xdc) in arhitektura 2 (pdf)
• Grafika 2 (pdf, slika.vhd) in arhitektura 3 (pdf, pravila.zip)
• Grafika 3 (pdf, crom.vhd, TB_VGAtest.vhd), Vmesnik 2 (pdf, TBzajem.vhd)
• Grafika 4 (pdf), Vmesnik 3 (pdf)
• Grafika 5 (pdf), Vmesnik 4 (pdf) in arhitektura 4 (pdf)
• Kodiranje VGA (pdf, VGAkod.vhd), Sistem VGA (pdf, RedPitayaVGA.zip)
• Testni projekt: RedPitaya.zip