Fakulteta za elektrotehniko - Tržaška 25 - 1000 Ljubljana - Slovenija

Laboratorij za načrtovanje integriranih vezij

Tel: +386 1 4768 351

Predmeti

1. stopnja

2. stopnja

3. stopnja

Dodiplomski (stari)

Podiplomski (stari)

Projekti in diplome

Digitalni elektronski sistemi UNI 2010

4. semester (2-0-2)

Domov | DES 2011 | VHDL osnove | Programska oprema | CMOS inverter

DES 2010

Laboratorijske vaje

  1.  7-10.3. Kombinacijska vezja: pretok podatkov (pdf)
  2. 14-17.4. Register in sekvenčno vezje (pdf)
  3. 21-24.3. Strukturni opis / Projekt 1. del (pdf)
  4. 28-31.3. Rotacijski kodirnik, simulacija (pdf)
  5.  4 - 7.4. PS/2 vmesnik / Projekt 2. del (pdf)
  6. 11-14.4. PWM krmilnik za servomotor (pdf)
  7. 18-21.4. ALE / Projekt 3. del (pdf)
  8.  9-12.5. Procesor (pdf, MCPU)
  9. 16-19.5. Projekt 4. del (pdf)
  10. 23-26.5. Zaključek projekta

Projekt (pdf)

  1. Arhitektura (risanje vezja, komponente)
    Arduino Nano, XC9500XL CPLD board (svn)
  2. Prototip vezja (sestavljanje vezja, nalaganje, testi)
    Shema CPLD plošče, modul OC1, matrika Kingbright
  3. Načrtovanje vmesnikov (VHDL)
    VHDL TestBench, priključki vmesnik.ucf
  4. Programiranje aplikacije (C)
    Knjižnica MsTimer2

Poročilo in izpit

Rok za oddajo poročila: 6. junij 2011 (skupina 1. arhitektura in 3. VHDL) in 10. junij 2011 (skupina 2. prototip in 4. programiranje). Poročilo naj obsega 3-6 strani vključno z naslovnico, slikami in izseki kode. Poročilo oddajte po elektronski pošti andrej.trost@fe.uni-lj.si ali v pisni obliki v kabinet (A. Trost, 4. nadstropje). Oddano poročilo laboratorijskih vaj velja kot pisni izdelek (izpit) in je pogoj za pristop k ustnemu izpitu. Zamuda roka za oddajo pomeni nižjo oceno poročila. Prijavite se na enega izmed terminov določenih v koledarju.


Izpit 4.7.2011

Kandidati za izpit naj pridejo v LRNV ob 10h15 (začnemo eno uro prej, kot je bilo prvotno obljavljeno). Na voljo imamo le polovico laboratorija, zato prosim da se zvrstite in počakate pred laboratorijem na prosto mesto.


Predavanja

  • 23.2.2011: uvod (pdf, pdf(6))
  • 2.3.2011: načrtovanje, sinteza in simulacija (pdf, pdf(6))
  • 9.3.2011: osnove VHDL - signali in vektorji (pdf, pdf(6))
  • 16.3.2011: osnove VHDL - proces in sekvenčna vezja (pdf, pdf(6))
  • 23.3.2011: osnove VHDL - RTL opis in optimizacija vezja (pdf, pdf(6))
  • 30.3.2011: sekvenčna vezja (pdf, pdf(6)) in vmesniki
  • 6.4.2011: vmesniki (pdf, pdf(6))
  • 13.4.2011: osnove VHDL - hierarhična vezja (pdf, pdf(6))
  • 20.4.2011: primeri načrtovanja sekvenčnih vezij in vmesnikov
  • 4.5.2011: arhitektura procesorjev, predstavitev Cosylab (pdf, pdf(6))
  • 11.5.2011: delovanje procesorja AVR, projekt
    19.5.2011: primer programa v zbirniku (pdf, pdf(6))
  • 25.5.2011: zaključevanje projekta 2011 (pdf)

Zanimive povezave

(c) LNIV 2009