Faculty of Electrical Engineering -
Trzaska 25 - 1000 Ljubljana - Slovenia
Laboratory for Integrated Circuit Design
Phone: +386 1 4768 351
Predmeti
1. stopnja VS
2. stopnja
3. stopnja
Dodiplomski (stari)
Podiplomski (stari)
Projekti in diplome
Vgrajeni sistemi na čipu Zynq
Delavnica Xilinx Zynq in Vivado
Vabimo vas na delavnico o vgrajenih sistemih na čipu Xilinx Zynq. Delavnica bo potekala v obliki praktičnega dela z orodji Xilinx Vivado in SDK na razvojnih ploščah ZedBoard. V sklopu delavnice bo predstavitev tehnologije in orodij ter vaje na računalnikih v laboratoriju. Vabljeni vsi, ki se ukvarjate s tehnologijo FPGA in s procesorji (ARM), pričakujemo predznanje HDL (VHDL, Verilog) in programskega jezika C.
Termin: 3.12.2014 ob 14h (do 18h) v laboratoriju LRNV
Prijave pošljite na: andrej.trost@fe.uni-lj.si
Gradivo
- Program delavnice: VabiloZynq3.pdf
- Prezentacije: Zynq_uvod.pdf, Zynq_lab.pdf
- Uvodna vaja: Računska enota SQR.vhd in aplikacija helloworld.c
- Osnovni sistem: blokovni diagram lab_blok.7z, priključki sistem1.xdc in aplikacija app1.c
- Komponenti IP: VGAwin.zip (VGAwin.vhd) in circle_2_0.zip (circle.cpp)
- Grafični sistem: priključki vga.xdc in aplikacija vga.c
Gradivo uvodne delavnice 13.11.2013
- Program in vabilo: VabiloZynq.pdf
- Izdelava osnovnega vgrajenega sistema: priključki sistem1.xdc in aplikacija app1.c
- celoten projekt: (lab1.7z)
- navodila vaje: (Zynq_lab_osnovni.pdf)
- celoten projekt: (lab1.7z)
- Izdelava grafične komponente: VHDL VGAgraf.vhd, Verilog VGAgrafika.v ali MyHDL VGAgraf.py in priključki VGA.xdc
- projekt in IP: (VGAgraf.7z)
- projekt in IP: (VGAgraf.7z)
- Sistem z grafičnim vmesnikom: testna aplikacija graf.c
- celoten projekt: (lab5.7z)
- celoten projekt: (lab5.7z)
Kontaktni naslov:
(c) LNIV 2013