< | [Vivado](vivado.htm) | [blokovni diagram](vivado-blok.htm) | komponente IP | [AXI IP](vivado-axi.htm) | [SW](sw.htm)
# Komponenta IP
Komponenta ali jedro IP (angl. Intellectual Property core) je logični blok, ki je sestavni del digitalnega
integriranega vezja in je namenjen za uporabo v več različnih projektih. IP-XACT je standard (IEEE 1685-2014)
za opis komponent IP v obliki datoteke XML v kateri so definirani priključki, vmesniki in povezave do izvornih
datotek. Program **Vivado** vsebuje orodje *IP Packager* s katerim naredimo standardni opis komponent IP iz
datotek z opisom vezja v jeziku VHDL ali Verilog. Opis komponente vsebuje vsaj tri datoteke:
* component.xml je glavna IP-XACT datoteka
* ime.vhd je izvorna datoteka v strojno-opisnem jeziku
* ime_v1_0.tcl v podmapi xgui je skripta za prilagoditev grafičnega simbola
Program **Vivado** vsebuje urejevalnik blokovnega diagrama v katerem sestavljamo digitalni sistem
iz komponent IP. Za vsako komponento blokovnega diagrama naredi datoteko XCI (Xilinx Core Instance) v
kateri so zapisani nastavljeni parametri.
## Knjižnične komponente IP
Najpogosteje uporabljene knjižnične komponente:
* **ZYNQ7 Processing System** vsebuje ligiko za povezavo s procesorjem v sistemih na čipu Zynq,
* **AXI Interconnect** je vmesnik s pretvornikom protokola za vodilo AXI, ki ga **Vivado** sam vključi (Connect Automation)
* **AXI GPIO** je AXI-Lite vmesnik z dvema priključkoma, ki sta lahko vhodna, izhodna ali dvosmerna velikosti do 32 bitov.
## Izdelava lastnih komponent
Primeri komponent IP iz modelov vezij v strojno-opisnem jeziku:
* Enostavna komponenta IP: [PWM](vivado-pwm.htm)
* Postopek dela z AXI-Lite IP: [AXI IP](vivado-axi.htm)
* RTL generator slike (Vivado 2019) [VGA](vivado-vga.htm)
* RTL grafika z objekti (Vivado 2020) [VGAobj](vivado-vgaobj.htm)
]]>