Grafični Test Bench

Circuit type: Sequential circuit

Name	In/Out	Type	MSB	LSB
	in out inOut buffer	std_logic std_logic_vector signed unsigned

Orodje za izdelavo testnega vezja

• v tabeli določi zunanje priključke vezja (gumb Add Port), ime vezja pa v oknu Entity name
• izriši graf signalov (Update & Draw Signals)
• VHDL predlogo naredi z Generate Entity
• s klikanjem signalov na grafu nastavi vhode in naredi VHDL Test Bench

Entity name:

TestBench name:

Onclick Bus value input:

Clock cycles:   Period: ns

VHDL