Faculty of Electrical Engineering - Trzaska 25 - 1000 Ljubljana - Slovenia

Laboratory for Integrated Circuit Design

Phone: +386 1 4768 351

Predmeti

1. stopnja

2. stopnja

3. stopnja

Dodiplomski (stari)

Podiplomski (stari)

Izpiti in diplome

Načrtovanje digitalnih elektronskih sistemov

3. stopnja

NDES 2012

Vsebina

Predstavitev tehnoloških izvedb sistema v integriranem vezju in osnovnih gradnikov. Potek načrtovanja sistema za izvedbo v integriranem vezju: opis delovanja na nivoju RTL, delitev na krmilno logiko in logiko za obdelavo podatkov, izvedba in integracija obeh delov. Modeliranje vezij v strojno-opisnem jeziku VHDL. Predstavitev zgradbe programirljivih vezij in pregled aktualnih družin vezij FPGA. Predstavitev vgrajenih IP (Intellectual Property) jeder: procesorji, pomnilniki, komunikacijske enote. Uporaba mehkih procesorskih jeder v programirljivih vezjih. Pomnilniške strukture: princip delovanja in izvedba. Komunikacija med gradniki v sistemu: I2C, CAN, LIN, USB, PCI. Višjenivojsko modeliranje sistemov, hkratno načrtovanje strojne in programske opreme. Primeri načrtovanja vezij in sistemov: izvedba algoritma za šifriranje podatkov. Predstavitev različnih metrik pri načrtovanju digitalnih elektronskih vezij in načini optimizacije sistema.

Izpitni roki

po dogovoru z Andrejem Trostom

Obvestilo

Predavanja potekajo ob sredah od 16.3.2016 ob 16h15 v P10(B0).

Literatura

  1. Vahid, F., Givargis, T., Embedded System Design: A Unified Hardware/Software Introduction, John Wiley & Sons, Inc., 2002,
  2. Jerraya, A.A., Wolf, W., Multiprocessors Systems-on-Chip, Morgan Kaufmann Publishers, 2005,
  3. Rowen, C., Engineering the Complex SoC, Prentice Hall, 2004,
  4. A. Trost: "Načrtovanje digitalnih vezij v jeziku VHDL", založba FE/FRI, izid: nobember 2007

Gradiva

Laboratorijske vaje

  1. Visokonivojska sinteza komponente sistema (pdf)
  2. Matrična transformacija (pdf, transform.zip)
  3. Šifriranje podatkov (pdf, helloworld.c, encrypt.cpp)
(c) LNIV 2016