Orodje za izdelavo testnega vezja

• v tabeli določi zunanje priključke vezja (gumb Add Port)
• izriši graf signalov (Refresh)
• VHDL predlogo naredi z Generate Entity
• s klikanjem signalov na grafu nastavi vhode in naredi VHDL Test Bench

Circuit type: Sequential circuit

Entity name:

Clock cycles:

Clock Period: ns